Detecção de sobreposição de layout com achatamento seletivo em projeto de circuito integrado implementado por computador - US6011991 - Inventors, Wai-Yan Ho e Hongbo Tang - Cessionário, Synopsys Inc. A presente invenção refere-se a um método para executar com eficiência verificações de regras de projeto hierárquico comparação esquemática (LVS) em áreas de layout de um circuito integrado em que as células se sobrepõem ou onde uma célula e a geometria local se sobrepõem. Com a presente invenção, uma árvore hierárquica descreve os dados de layout do circuito integrado, incluindo células com relacionamentos pai-filho e incluindo geometria local. A presente invenção realiza a verificação eficiente do layout, realizando a verificação LVS e DRC nas novas partes de um projeto de circuito integrado e áreas de layout contendo células sobrepostas. Quando instâncias de células se sobrepõem, a presente invenção determina a área de sobreposição usando estruturas de dados predefinidas que dividem cada célula em uma matriz de caixas espaciais. Cada compartimento de um pai é examinado para determinar se duas ou mais instâncias de célula residem nela ou se uma instância de célula e geometria local nela residem. Depois que a sobreposição é detectada, as áreas dos dados de layout correspondentes às áreas de sobreposição são achatadas seletivamente antes de prosseguir para o processamento DRC e LVS. Durante o nivelamento seletivo das áreas de sobreposição, a árvore hierárquica é percorrida da célula superior para baixo através de nós intermediários até os nós das folhas. Cada vez que os dados da geometria são localizados durante a passagem, eles são enviados diretamente para a célula superior sem serem armazenados em locais intermediários. Isso fornece um mecanismo eficaz para o achatamento seletivo. ( ABC armas cibernéticas vila Nova Conquista bairro Piraporinha Diadema São Paulo Brasil Ronaldo Lacerda VITIMA )

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           Clique no link para obter a patente completa: US 6011991                                                                      Layout Overlap Detection with Selective Flattening in Computer Implemented Integrated Circuit Design – US 6011991 – Inventors, Wai-Yan Ho & Hongbo Tang – Assignee, Synopsys Inc.  The present invention relates to a method for efficiently performing hierarchical design rules checks (DRC) and layout versus schematic comparison (LVS) on layout areas of an integrated circuit where cells overlap or where a cell and local geometry overlap. With the present invention, a hierarchical tree describes the integrated circuit’s layout data including cells having parent-child relationships and including local geometry. The present invention performs efficient layout verification by performing LVS and DRC checking on the new portions of an integrated circuit design and layout areas containing overlapping cells. When instances of cells overlap, the present invention determines the overlap area using predefined data structures that divide each cell into an array of spatial bins. Each bin of a parent is examined to determine if two or more cell instances reside therein or if a

cell instance and local geometry reside therein. Once overlap is detected, the areas of the layout data corresponding to the overlap areas are selectively flattened prior to proceeding to DRC and LVS processing. During selective flattening of the overlap areas, the hierarchical tree is traversed from the top cell down through intermediate nodes to the leaf nodes. Each time geometry data is located during the traversal, it is pushes directly to the top cell without being stored in intermediate locations. This provides an effective mechanism for selective flattening.

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